Khepera und IR-Modul können untereinander Daten über die serielle Schnittstelle und über den K-Bus austauschen. Die serielle Schnittstelle birgt keine Schwierigkeiten, da die Prozessoren des Kheperas und des Moduls aus der gleichen Familie stammen und die Schnittstellen somit pegelgleich und zueinander kompatibel sind. Wesentlich komplexer und schwieriger ist die Kommunikation über den K-Bus.
Der K-Bus ist, wie in Kapitel 2.1 bereits angedeutet, ein Teil des Khepera-internen Prozessor-Datenbusses. Über diesen Bus kommunizieren alle Komponenten des Kheperas, d.h. Prozessor, RAM etc., und zwar im Systemtakt des Kheperas (16 MHz)! Das bedeutet, daß Daten nur für eine sehr kurze Zeit dort anliegen, genauer gesagt für die Dauer des Chip-Select-Signals; dies sind etwa 250 ns.
Der Prozessor des IR-Moduls wird mit einem 4 MHz Quarz getaktet. Der Systemtakt des Prozessors wird durch einen wählbaren Taktteiler gewonnen, die kleinste Wahlmöglichkeit ist hierbei der Divisor 2. Ein Taktzyklus dauert somit schon 500 ns. In dieser Zeit kann der Prozessor also auf keinen Fall einen korrekten Zugriff auf den K-Bus durchführen, da bereits ein einfacher LDA-Befehl mindestens zwei Taktzyklen benötigt[Sib98] - eine viel zu lange Zeit fr das kurze Chip-Select-Signal. Alle Buszugriffe müssen folglich durch einen speziellen Baustein durchgeführt werden, es muß ein Zwischenspeicher zwischen den Prozessor-Port und den K-Bus vorgesehen werden, der zum einen Daten lesen und diese dann länger ausgeben kann, als sie auf dem K-Bus liegen, der aber zum anderen auch zu schreibende Daten aufnimmt und im richtigen Moment auf den K-Bus legt. Diese Funktion übernimmt ein bidirektionales 8-Bit Latch mit Dual-Enable[Phi98]. Abbildung 3.1 zeigt die Struktur dieses Latches.
